FIXME
AsciiDocのコメントを用いて文中にFIXMEを仕込む。 その他のFIXME（全般的なものなど）をここにリストにする。
-
だ・である調をです・ます調に変える。
-
実際にやってみる。
-
現状過去の作業ログを切り貼りしながら書いているので通してちゃんと動くかは良くわからない。
-
ついでにLLVM v10.0.0に対応させる。
-
この文書について
この文書はAsciiDocを用いて執筆されています。
この文書はGitによって管理されています。 リポジトリはGitHubにて 公開しています。
この文書に（おおよそ）則って開発されたLLVMバックエンドのソースコードを GitHubリポジトリにて公開しています。
この作品は、クリエイティブ・コモンズの 表示 4.0 国際 ライセンスで提供されています。ライセンスの写しをご覧になるには、 http://creativecommons.org/licenses/by/4.0/ をご覧頂くか、Creative Commons, PO Box 1866, Mountain View, CA 94042, USA までお手紙をお送りください[1]。
本文書の内容は筆者が独自に調査したものです。 疑う余地なく誤りが含まれます。誤りに気づかれた方はGitHubリポジトリなどを通じて ご連絡ください。
LLVMバックエンド概略
本書ではRISC-V風味の独自ISAを例にLLVMバックエンドを開発します。
使用するLLVMのバージョンはv9.0.0です。
ところで
参考にすべき文献
LLVMバックエンドを開発する際に参考にできる書籍やWebサイトを以下に一覧します。 なおこの文書では、RISC-Vバックエンド及びそれに関する技術資料を大いに参考しています。
Webページ
-
Writing an LLVM Backend[18]
-
分かりにくく読みにくい。正直あんまり見ていないが、たまに眺めると有益な情報を見つけたりもする。
-
-
The LLVM Target-Independent Code Generator[31]
-
[18]よりもよほど参考になる。LLVMバックエンドがどのようにLLVM IRをアセンブリに落とすかが明記されている。必読。
-
-
TableGenのLLVMのドキュメント[21]
-
情報量が少ない。これを読むよりも各種バックエンドのTableGenファイルを読むほうが良い。
-
-
LLVM Language Reference Manual[43]
-
LLVM IRについての言語リファレンス。LLVM IRの仕様などを参照できる。必要に応じて読む。
-
-
Architecture & Platform Information for Compiler Writers[68]
-
LLVMで公式に実装されているバックエンドに関するISAの情報が集約されている。Lanaiの言語仕様へのリンクが貴重。
-
-
RISC-V support for LLVM projects[10]
-
Create an LLVM Backend for the Cpu0 Architecture[35]
-
Cpu0という独自アーキテクチャのLLVMバックエンドを作成するチュートリアル。多少古いが、内容が網羅的で参考になる。英語が怪しい。
-
-
FPGA開発日記[44]
-
ELVMバックエンド[36]
-
限られた命令でLLVM IRの機能を達成する例として貴重。でも意外とISAはリッチだったりする。
-
作成者のスライドも参考になる[37]。
-
-
2018年度東大CPU実験で開発されたLLVM Backend[40]
-
これについて書かれたAdCのエントリもある[41]。
-
-
Tutorial: Building a backend in 24 hours[45]
-
LLVMバックエンドの大まかな動きについてざっとまとめたあと、
retだけが定義された最低限のLLVMバックエンド ("stub backend") を構成している。 -
Instruction Selection の説明にある Does bunch of magic and crazy pattern-matching が好き。
-
-
2017 LLVM Developers’ Meeting: M. Braun "Welcome to the back-end: The LLVM machine representation"[46]
-
スライドも公開されている[135]。
-
命令選択が終わったあとの中間表現であるLLVM MIR （
MachineFunctionやMachineInstrなど）や、それに対する操作の解説。 RegStateやframe index・register scavengerなどの説明が貴重。
-
-
Howto: Implementing LLVM Integrated Assembler[47]
-
LLVM上でアセンブラを書くためのチュートリアル。アセンブラ単体に焦点を絞ったものは珍しい。
-
-
Building an LLVM Backend[49]
-
対応するレポジトリが[54]にある。
-
-
[LLVMdev] backend documentation[116]
-
llvm-devメーリングリストのバックエンドのよいドキュメントは無いかというスレッド。Cpu0とTriCoreが挙げられているが、深くまで記述したものは無いという回答。
-
-
TriCore Backend[118]
-
Life of an instruction in LLVM[136]
-
Cコードからassemblyまでの流れを概観。
-
-
LLVM Backendの紹介[138]
-
「コンパイラ勉強会」[3]での、LLVMバックエンドの大きな流れ（特に命令選択）について概観した日本語スライド。
-
バックエンド
ISAの仕様を決める
本書で使用するISAであるCAHPv3について説明します。
cahpv3.pdfを参考のこと。
スケルトンバックエンドを追加する
CAHPのためのビルドを行うために、中身のないバックエンド（スケルトンバックエンド）を LLVMに追加します。
CAHPをTripleに追加する
[8]を参考にして CAHPをLLVMに認識させます。LLVMではコンパイル先のターゲットをTripleという単位で 管理しています。そのTripleの一つとしてCAHPを追加します。
llvm/include/llvm/ADT/Triple.h や llvm/lib/Support/Triple.cpp などの
ファイルにTripleが列挙されているため、そこにCAHPを追加します。
また llvm/unittests/ADT/TripleTest.cpp にTripleが正しく認識されているかをチェックする
テストを書きます。
CAHPのELFフォーマットを定義する
[13]を参考にして、CAHPのためのELFフォーマットを定義します。 具体的にはCAHPのマシンを表す識別コードや再配置情報などを記述し、 ELFファイルの出力が動作するようにします。 ただし独自ISAではそのような情報が決まっていないため、適当にでっちあげます。
バックエンドを追加する
[14]を参考に llvm/lib/Target ディレクトリ内に
CAHP ディレクトリを作成し、最低限必要なファイルを用意します。
まずビルドのために CMakeLists.txt と LLVMBuild.txt を用意します。
またCAHPに関する情報を提供するために
CAHPTargetInfo.cpp や CAHPTargetMachine.cpp などを記述します。
CAHPTargetMachine.cpp ではdata layoutを文字列で指定します。
詳細はLLVM IRの言語仕様[53]を参考してください。
以上で必要最小限のファイルを用意することができました。
LLVMをビルドする
ビルドの際には以下のソフトウェアが必要になります。
-
cmake -
ninja -
clang -
clang++ -
lld
まずLLVMのソースコードをGitを用いて取得します。
前述したように、今回の開発ではLLVM v9.0.0をベースとします。
そこでブランチ llvmorg-9.0.0 から独自実装のためのブランチ cahp を生成し、
以降の開発はこのブランチ上で行うことにします。
$ git clone https://github.com/llvm/llvm-project.git $ cd llvm-project $ git switch llvmorg-9.0.0 $ git checkout -b cahp
続いて、ビルドを行うための設定をCMakeを用いて行います。 大量のオプションはビルドを早くするためのものです[96]。
$ mkdir build
$ cd build
$ cmake -G Ninja \
-DLLVM_ENABLE_PROJECTS="clang;lld" \
-DCMAKE_BUILD_TYPE="Debug" \
-DBUILD_SHARED_LIBS=True \
-DLLVM_USE_SPLIT_DWARF=True \
-DLLVM_OPTIMIZED_TABLEGEN=True \
-DLLVM_BUILD_TESTS=True \
-DCMAKE_C_COMPILER=clang \
-DCMAKE_CXX_COMPILER=clang++ \
-DLLVM_USE_LINKER=lld \
-DLLVM_TARGETS_TO_BUILD="" \
-DLLVM_EXPERIMENTAL_TARGETS_TO_BUILD="CAHP" \
../llvm
Ninjaを用いてビルドを行います。直接Ninjaを実行しても構いません（ $ ninja ）が、
CMakeを用いて間接的に実行することもできます。
$ cmake --build .
手元の環境（CPUはIntel Core i7-8700で6コア12スレッド、RAMは16GB）では 30分弱でビルドが完了しました。 また別の環境（CPUはIntel Core i5-7200Uで2コア4スレッド、RAMは8GB）では 1時間半程度かかりました。以上から類推すると、 \(n\)コアのCPUを使用する場合およそ\(\frac{180}{n}\)分程度かかるようです。
ビルドが終了すると bin/ ディレクトリ以下にコンパイルされたバイナリが生成されます。
例えば次のようにして、CAHPバックエンドが含まれていることを確認できます。
$ bin/llc --version
LLVM (http://llvm.org/):
LLVM version 9.0.0
DEBUG build with assertions.
Default target: x86_64-unknown-linux-gnu
Host CPU: skylake
Registered Targets:
cahp - CAHP
|
ここでは開発用にデバッグビルドを行いました。 一方で、他人に配布する場合などはリリースビルドを行います。 その際は次のようにCMakeのオプションを指定します。 $ cmake -G Ninja \
-DLLVM_ENABLE_PROJECTS="lld;clang" \
-DCMAKE_BUILD_TYPE="Release" \
-DLLVM_BUILD_TESTS=True \
-DCMAKE_C_COMPILER=clang \
-DCMAKE_CXX_COMPILER=clang++ \
-DLLVM_USE_LINKER=lld \
-DLLVM_TARGETS_TO_BUILD="" \
-DLLVM_EXPERIMENTAL_TARGETS_TO_BUILD="CAHP" \
../llvm
|
LLVMをテストする
llvm-lit を使用してLLVMをテストできます。
$ bin/llvm-lit test -s # 全てのテストを実行する。 $ bin/llvm-lit -s --filter "Triple" test # Tripleに関するテストを実行する。 $ bin/llvm-lit -s --filter 'CAHP' test # CAHPを含むテストを実行する。 $ bin/llvm-lit -as --filter 'CAHP' test # テスト結果を詳細に表示する。 $ bin/llvm-lit -as --filter 'CAHP' --debug test # デバッグ情報を表示する。
アセンブラを作る
この章ではLLVMバックエンドの一部としてアセンブラを実装します。 具体的にはLLVMのMCLayerを実装し、アセンブリからオブジェクトファイルへの変換を可能にします。 一度にアセンブラ全体を作るのは難しいため、まずレジスタのみを使用する演算命令に絞って実装し、 その後メモリを使用する命令をカバーします。
TableGenファイルを追加する
LLVM coreは基本的にC によって記述されています。一方で、多くの箇所で共通する処理などは 独自のDSL（ドメイン固有言語）であるTableGenを用いて記述し `llvm-tblgen` という ソフトウェアを用いてこれをC コードに変換しています。 こうすることによって記述量を減らし、ヒューマンエラーを少なくするという考え方 のようです[21]。
LLVMバックエンドでは、アーキテクチャが持つレジスタや命令などの情報をTableGenによって 記述します。大まかに言って、TableGenで書ける場所はTableGenによって書き、 対応できない部分をC++ で直に書くというのがLLVM coreの方針のようです。 ここでは、簡単なアセンブラを実装するために最低限必要なTableGenファイルを追加します。 内訳は次のとおりです。
-
CAHP.td: 下のTableGenファイルをincludeし、その他もろもろを定義。 -
CAHPRegisterInfo.td: レジスタを定義。 -
CAHPInstrFormats.td: 命令形式を定義。 -
CAHPInstrInfo.td: 命令を定義。
順に説明します。 CAHP.td がTableGenファイル全体をまとめているTableGenファイルで、
内部では include を使って他のファイルを読み込んでいます。
include "llvm/Target/Target.td"
include "CAHPRegisterInfo.td" include "CAHPInstrInfo.td"
また同時に、今回想定するプロセッサを表す ProcessorModel や、
現在実装しているターゲットの CAHP について定義しています。
CAHPRegisterInfo.td ではCAHPに存在するレジスタを定義します。
まず Register を継承して class CAHPReg を作り、これに基本的なレジスタの性質をもたせます。
ついで class CAHPReg の実体として X0 から X15 を作成します。
alt にはレジスタの別名を指定します。
最後に、レジスタをまとめて RegisterClass である GPR
（General Purpose Register; 汎用レジスタの意）を定義します。
このあと命令を定義する際にはこの RegisterClass 単位で指定します。
ここでレジスタを並べる順番が先であるほどレジスタ割り付けで割り付けられやすいため、
caller-savedなもの（使ってもspill outが起こりにくいもの）を先に並べておきます。
GPR と同様に SP という RegisterClass も作成し、 X1 、
つまりスタックポインタを表すレジスタのみを追加しておきます。
この RegisterClass を命令のオペランドに指定することで
lwsp や swsp などの「スタックポインタのみを取る命令」を表現することができます。
命令は CAHPInstrFormats.td と CAHPInstrInfo.td に分けて記述します。
CAHPInstrFormats.td ではおおよその命令の「形」を定義しておき、
CAHPInstrInfo.td でそれを具体化します。言葉で言ってもわかりにくいので、コードで見ます。
例えば24bit長の加算命令は次のように定義されます。
まずCAHPの命令全体に共通する事項を class CAHPInst として定義します。
class CAHPInst<dag outs, dag ins, string opcodestr, string argstr, list<dag> pattern = []>
: Instruction {
let Namespace = "CAHP";
dag OutOperandList = outs;
dag InOperandList = ins;
let AsmString = opcodestr # "\t" # argstr;
// Matching patterns used when converting SelectionDAG into MachineDAG.
let Pattern = pattern;
}
次に、CAHPの24bit命令に共通する事項を class CAHPInst を継承した
class CAHP24Inst として定義します。
// 24-bit instruction format.
class CAHPInst24<dag outs, dag ins, string opcodestr, string argstr, list<dag> pattern = []>
: CAHPInst<outs, ins, opcodestr, argstr, pattern> {
let Size = 3;
bits<24> Inst;
}
さらに、24bit長加算命令の「形」である24bit R形式（オペランドにレジスタを3つとる）を
class CAHPInst24R として定義します。 class CAHPInst24 を継承します。
// 24-bit R-instruction format.
class CAHPInst24R<bits<8> opcode, dag outs, dag ins, string opcodestr, string argstr>
: CAHPInst24<outs, ins, opcodestr, argstr> {
bits<4> rd;
bits<4> rs1;
bits<4> rs2;
let Inst{23-20} = 0;
let Inst{19-16} = rs2;
let Inst{15-12} = rs1;
let Inst{11-8} = rd;
let Inst{7-0} = opcode;
}
最後にこれを使って加算命令 ADD を定義します。
def ADD : CAHPInst24R<0b00000001, (outs GPR:$rd), (ins GPR:$rs1, GPR:$rs2),
"add", "$rd, $rs1, $rs2">;
上記の継承による構造を展開すると、結局 class Instruction を使って
次のような定義を行ったことになります。
def ADD : Instruction {
let Namespace = "CAHP";
let Pattern = [];
let Size = 3; // 命令長は8bit * 3 = 24bit
bits<24> Inst;
bits<4> rd; // オペランドrdは4bit
bits<4> rs1; // オペランドrs1は4bit
bits<4> rs2; // オペランドrs2は4bit
// 命令のエンコーディングは次の通り。
let Inst{23-20} = 0;
let Inst{19-16} = rs2;
let Inst{15-12} = rs1;
let Inst{11-8} = rd;
let Inst{7-0} = 0b00000001;
// 出力はレジスタクラスGPRのrdに入る。
dag OutOperandList = (outs GPR:$rd);
// 入力はレジスタクラスGPRのrs1とrs2に入る。
dag InOperandList = (ins GPR:$rs1, GPR:$rs2);
// アセンブリ上では「add rd, rs1, rs2」という形で与えられる。
let AsmString = "add\t$rd, $rs1, $rs2";
}
MCTargetDesc を追加する
CAHPAsmParser を追加する
CAHPInstPrinter を実装する
テストを書く
メモリ演算を追加する
属性を指定する
ディスアセンブラを実装する
relocationとfixupに対応する
%hi と %lo に対応する
li a0, foo をエラーにする
llvm-objdump の調査
hlt 疑似命令を追加する
コード生成部を作る
コンパイラのスケルトンを作成する
基本的な演算に対応する
定数の実体化に対応する
メモリ演算に対応する
relocationに対応する
条件分岐に対応する
関数呼び出しに対応する
関数プロローグ・エピローグを実装する
frame pointer eliminationを実装する
select に対応する
FrameIndex をlowerする。
大きなスタックフレームに対応する
SETCC に対応する
ExternalSymbol に対応する
jump tableを無効化する
インラインアセンブリに対応する
fastccに対応する
Cコンパイラに仕立てる
LLDにCAHPバックエンドを追加する
ClangをCAHPに対応させる
crt0.o と cahp.lds の導入
--nmagic の有効化
libcの有効化
まともなコードを生成する
分岐解析に対応する
branch relaxationに対応する
16bit命令を活用する
jal を活用する
命令スケジューリングを設定する
末尾再帰に対応する
落ち穂拾い
スタックを利用した引数渡し
byval の対応
動的なスタック領域確保に対応する
emergency spillに対応する
可変長引数関数に対応する
単体の sext/zext/trunc に対応する
乗算に対応する
除算・剰余に対応する
frameaddr/returnaddr に対応する
ROTL/ROTR/BSWAP/CTTZ/CTLZ/CTPOP に対応する
32bitのシフトに対応する
間接ジャンプに対応する
BlockAddress のlowerに対応する
参考文献
-
[1] https://github.com/lowRISC/riscv-llvm/blob/master/docs/01-intro-and-building-llvm.mkd
-
[7] 『きつねさんでもわかるLLVM〜コンパイラを自作するためのガイドブック〜』（柏木 餅子・風薬・矢上 栄一、株式会社インプレス、2013年）
-
[8] https://github.com/lowRISC/riscv-llvm/blob/master/docs/02-starting-the-backend.mkd
-
[9] https://github.com/lowRISC/riscv-llvm/blob/master/0002-RISCV-Recognise-riscv32-and-riscv64-in-triple-parsin.patch
-
[12] http://msyksphinz.hatenablog.com/entry/2019/01/02/040000_1
-
[13] https://github.com/lowRISC/riscv-llvm/blob/master/0003-RISCV-Add-RISC-V-ELF-defines.patch
-
[14] https://github.com/lowRISC/riscv-llvm/blob/master/0004-RISCV-Add-stub-backend.patch
-
[15] https://github.com/lowRISC/riscv-llvm/blob/master/0006-RISCV-Add-bare-bones-RISC-V-MCTargetDesc.patch
-
[16] https://github.com/lowRISC/riscv-llvm/blob/master/0010-RISCV-Add-support-for-disassembly.patch
-
[17] https://llvm.org/docs/WritingAnLLVMBackend.html#instruction-operand-mapping
-
[19] https://github.com/lowRISC/riscv-llvm/blob/master/0007-RISCV-Add-basic-RISCVAsmParser.patch
-
[20] https://github.com/lowRISC/riscv-llvm/blob/master/0008-RISCV-Add-RISCVInstPrinter-and-basic-MC-assembler-te.patch
-
[22] https://github.com/lowRISC/riscv-llvm/blob/master/0009-RISCV-Add-support-for-all-RV32I-instructions.patch
-
[23] http://lists.llvm.org/pipermail/llvm-dev/2015-December/093310.html
-
[26] https://github.com/lowRISC/riscv-llvm/blob/master/docs/05-disassembly.mkd
-
[27] https://github.com/lowRISC/riscv-llvm/blob/master/0011-RISCV-Add-common-fixups-and-relocations.patch
-
[28] https://github.com/lowRISC/riscv-llvm/blob/master/docs/06-relocations-and-fixups.mkd
-
[29] https://github.com/lowRISC/riscv-llvm/blob/master/0013-RISCV-Initial-codegen-support-for-ALU-operations.patch
-
[30] https://speakerdeck.com/asb/llvm-backend-development-by-example-risc-v
-
[32] https://llvm.org/docs/CodeGenerator.html#target-independent-code-generation-algorithms
-
[33] https://llvm.org/docs/CodeGenerator.html#selectiondag-instruction-selection-process
-
[34] https://github.com/lowRISC/riscv-llvm/blob/master/0015-RISCV-Codegen-support-for-memory-operations.patch
-
[38] https://github.com/lowRISC/riscv-llvm/blob/master/0016-RISCV-Codegen-support-for-memory-operations-on-globa.patch
-
[39] https://github.com/lowRISC/riscv-llvm/blob/master/0017-RISCV-Codegen-for-conditional-branches.patch
-
[40] https://github.com/cpu-experiment-2018-2/llvm/tree/master/lib/Target/ELMO
-
[42] https://github.com/lowRISC/riscv-llvm/blob/master/0018-RISCV-Support-for-function-calls.patch
-
[45] https://llvm.org/devmtg/2012-04-12/Slides/Workshops/Anton_Korobeynikov.pdf
-
[47] https://www.embecosm.com/appnotes/ean10/ean10-howto-llvmas-1.0.html
-
[49] http://www.inf.ed.ac.uk/teaching/courses/ct/other/LLVMBackend-2015-03-26_v2.pdf
-
[51] https://kristerw.blogspot.com/2017/08/writing-gcc-backend_4.html
-
[52] http://lists.llvm.org/pipermail/llvm-dev/2019-January/129089.html
-
[54] https://github.com/frasercrmck/llvm-leg/tree/master/lib/Target/LEG
-
[55] https://llvm.org/doxygen/classllvm_1_1MCRegisterInfo.html#a989859615fcb74989b4f978c4d227a03
-
[57] https://llvm.org/docs/WritingAnLLVMBackend.html#calling-conventions
-
[58] https://riscv.org/wp-content/uploads/2015/01/riscv-calling.pdf
-
[59] http://lists.llvm.org/pipermail/llvm-dev/2017-August/116501.html
-
[60] http://msyksphinz.hatenablog.com/entry/2019/06/12/040000
-
[61] http://lists.llvm.org/pipermail/llvm-dev/2014-August/075303.html
-
[62] https://groups.google.com/forum/#!topic/llvm-dev/8kPOj-_lbGk
-
[63] https://stackoverflow.com/questions/32872946/what-is-stack-frame-lowering-in-llvm
-
[64] https://groups.google.com/d/msg/llvm-dev/QXwtqgau-jA/PwnHDF0gG_oJ
-
[65] https://github.com/msyksphinz/llvm/tree/myriscvx/impl90/lib/Target/MYRISCVX
-
[66] https://github.com/llvm/llvm-project/commit/cd44aee3da22f9a618f2e63c226bebf615fa8cf8
-
[70] https://github.com/lowRISC/riscv-llvm/blob/master/0020-RISCV-Support-and-tests-for-a-variety-of-additional-.patch
-
[73] http://lists.llvm.org/pipermail/llvm-dev/2004-June/001264.html
-
[77] https://github.com/lowRISC/riscv-llvm/blob/master/0027-RISCV-Support-stack-frames-and-offsets-up-to-32-bits.patch
-
[81] https://github.com/emscripten-core/emscripten/issues/34
-
[82] http://fileadmin.cs.lth.se/cs/education/edan75/part2.pdf
-
[84] https://asciidoctor.org/docs/asciidoc-syntax-quick-reference/
-
[87] http://lists.llvm.org/pipermail/llvm-dev/2017-July/115805.html
-
[88] https://github.com/lowRISC/riscv-llvm/blob/master/0029-RISCV-Add-support-for-llvm.-frameaddress-returnaddre.patch
-
[89] https://github.com/lowRISC/riscv-llvm/tree/master/clang
-
[91] https://github.com/lowRISC/riscv-llvm/blob/master/0022-RISCV-Support-lowering-FrameIndex.patch
-
[92] http://lists.llvm.org/pipermail/llvm-dev/2015-July/087879.html
-
[93] https://stackoverflow.com/questions/27467293/how-to-force-clang-use-llvm-assembler-instead-of-system
-
[94] https://github.com/lowRISC/riscv-llvm/blob/master/clang/0003-RISCV-Implement-clang-driver-for-the-baremetal-RISCV.patch
-
[95] https://github.com/lowRISC/riscv-llvm/blob/master/0025-RISCV-Add-custom-CC_RISCV-calling-convention-and-imp.patch
-
[96] http://lists.llvm.org/pipermail/llvm-dev/2016-October/106187.html
-
[100] https://llvm.org/devmtg/2016-09/slides/Smith-NewLLDTarget.pdf
-
[103] https://docs.google.com/document/d/1jwAc-Rbw1Mn7Dbn2oEB3-0FQNOwqNPslZa-NDy8wGRo/pub
-
[107] https://linuxjm.osdn.jp/html/LDP_man-pages/man5/elf.5.html
-
[110] https://lists.llvm.org/pipermail/llvm-dev/2018-December/128257.html
-
[111] https://github.com/lowRISC/riscv-llvm/blob/master/0031-RISCV-Implement-support-for-the-BranchRelaxation-pas.patch
-
[112] https://github.com/lowRISC/riscv-llvm/blob/master/0030-RISCV-Implement-branch-analysis.patch
-
[113] https://stackoverflow.com/questions/5789806/meaning-of-and-in-c
-
[114] https://proc-cpuinfo.fixstars.com/2018/11/compiler_study_report/
-
[115] https://github.com/llvm/llvm-project/commit/bcb36be8e3f5dced36710ba1a2e2206071ccc7ba
-
[116] http://lists.llvm.org/pipermail/llvm-dev/2013-February/059799.html
-
[117] https://reup.dmcs.pl/wiki/images/7/7a/Tricore-llvm-slides.pdf
-
[118] https://opus4.kobv.de/opus4-fau/files/1108/tricore_llvm.pdf
-
[119] http://lists.llvm.org/pipermail/llvm-dev/2017-April/111697.html
-
[122] http://www.koikikukan.com/archives/2017/04/05-000300.php
-
[123] https://stackoverflow.com/questions/34997577/linker-script-allocation-of-bss-section#comment57735654_34997577
-
[124] https://access.redhat.com/documentation/en-US/Red_Hat_Enterprise_Linux/4/html/Using_ld_the_GNU_Linker/simple-example.html
-
[127] http://llvm.org/docs/LangRef.html#inline-assembler-expressions
-
[128] http://caspar.hazymoon.jp/OpenBSD/annex/gcc_inline_asm.html
-
[129] https://github.com/lowRISC/riscv-llvm/blob/master/0028-RISCV-Add-basic-support-for-inline-asm-constraints.patch
-
[130] http://llvm.org/docs/LangRef.html#asm-template-argument-modifiers
-
[131] https://github.com/llvm/llvm-project/commit/0715d35ed5ac2312951976bee2a0d2587f98f39f
-
[132] https://github.com/lowRISC/riscv-llvm/blob/master/0032-RISCV-Reserve-an-emergency-spill-slot-for-the-regist.patch
-
[133] https://github.com/lowRISC/riscv-llvm/blob/master/0026-RISCV-Support-for-varargs.patch
-
[134] https://github.com/draperlaboratory/fracture/wiki/How-TableGen%27s-DAGISel-Backend-Works
-
[135] http://llvm.org/devmtg/2017-10/slides/Braun-Welcome%20to%20the%20Back%20End.pdf
-
[136] https://eli.thegreenplace.net/2012/11/24/life-of-an-instruction-in-llvm/
-
[139] https://www.amazon.co.jp/dp/178528598X#customer_review-R28L2NAL8T9M2H
-
[140] https://lists.llvm.org/pipermail/llvm-dev/2017-September/117139.html
-
[141] https://github.com/lowRISC/riscv-llvm/blob/master/0085-RISCV-Set-AllowRegisterRenaming-1.patch
-
[142] https://lists.llvm.org/pipermail/llvm-dev/2019-September/135337.html
-
[147] http://msyksphinz.hatenablog.com/entry/2019/08/17/040000
-
[152] https://lists.llvm.org/pipermail/llvm-dev/2019-September/134921.html
-
[154] http://lists.llvm.org/pipermail/llvm-dev/2017-June/114675.html
-
[157] http://llvm.org/devmtg/2014-10/Slides/Estes-MISchedulerTutorial.pdf
-
[158] https://lists.llvm.org/pipermail/llvm-dev/2016-April/098535.html
-
[160] https://www.anandtech.com/show/11441/dynamiq-and-arms-new-cpus-cortex-a75-a55/4
-
[161] https://llvm.org/devmtg/2012-11/Larin-Trick-Scheduling.pdf
-
[162] https://llvm.org/devmtg/2016-09/slides/Absar-SchedulingInOrder.pdf